下午SiRF筆經$SiRF$
面試筆試1.56W
今天把rp消耗到其他地方上了,繼續寫筆經攢rp。。。
申的是IC design
1。 什麼是數位電路中的競爭與冒險,並舉例說明怎樣消除他們?
2。 簡述latch和flip-flop的區別,rtl級描述中latch是如何產生的?
3。 簡述類比電路中負反饋的種類及其優點。
4。 簡述IC設計從前端到後端的流程和相應的EDA工具。
5。 多時鐘域設計中,如何處理跨時鐘域訊號?
6。 如下圖所示電路,1)假設存在positive clock skew為1ns,該電路能
執行的最高頻率是多少?2)該電路能容忍最大的positive clock skew
是多少?3)該電路能容忍最大的negative clock skew是多少?
NOTE: a)positive clock skew, DFF2上的clock比DFF1上的來得晚
b)negative clock skew, DFF2上的clock比DFF1上的來得早
Tsetup=1ns, Thold=1ns, Tcq=1ns
┌──┐
┌────────────┤3ns │←───┬──────────────┐
↓ └──┘ ↓ │
┌──┐ ┌───┐ ┌──┐ ┌──┐ ┌──┐ ┌───┐│
│1ns ├─→│D Q│─┬→│1ns ├─→│2ns ├─→│1ns ├─→│D Q├┘
└──┘ │ │ │ └──┘ └──┘ └──┘ │ │
↑ │ │ │ ┌──┐ ┌──┐ ↑ │ │
│ ┌─→│>clk │ └→│4ns ├─→│3ns ├───┘ ┌─→│>clk │
│ │ └───┘ └┬─┘ └──┘ │ └───┘
│ │ DFF1 │ │ DFF2
└─┼───────────┘ │
├─────────────────────────┘
│
clk
7。 鎖存器比暫存器省面積,那為什麼在IC設計中通常使用暫存器?
8。 time-based,event-based和cycle-based模擬器分別指什麼?舉幾個例子
9。 當在電路中使用clock gate的時候需要注意什麼?
10 下面哪種寫法會產生latch?為什麼?
a) always@ (b or d
begin
case(d) //synopsys full_case
2b00: a = b>>1;
2b11: c = b>>1;
endcase
end
b) always@ (b or d)
begin
a = b;
c = b;
case(d)
2b00: a = b>>1;
2b11: c = b>>1;
endcase
end
c) always@ (b or d)
case(d)
2b00: a = b>>1;
2b11: c = b>>1;
default:
begin
a = b;
c = b;
end
endcase
申的是IC design
1。 什麼是數位電路中的競爭與冒險,並舉例說明怎樣消除他們?
2。 簡述latch和flip-flop的區別,rtl級描述中latch是如何產生的?
3。 簡述類比電路中負反饋的種類及其優點。
4。 簡述IC設計從前端到後端的流程和相應的EDA工具。
5。 多時鐘域設計中,如何處理跨時鐘域訊號?
6。 如下圖所示電路,1)假設存在positive clock skew為1ns,該電路能
執行的最高頻率是多少?2)該電路能容忍最大的positive clock skew
是多少?3)該電路能容忍最大的negative clock skew是多少?
NOTE: a)positive clock skew, DFF2上的clock比DFF1上的來得晚
b)negative clock skew, DFF2上的clock比DFF1上的來得早
Tsetup=1ns, Thold=1ns, Tcq=1ns
┌──┐
┌────────────┤3ns │←───┬──────────────┐
↓ └──┘ ↓ │
┌──┐ ┌───┐ ┌──┐ ┌──┐ ┌──┐ ┌───┐│
│1ns ├─→│D Q│─┬→│1ns ├─→│2ns ├─→│1ns ├─→│D Q├┘
└──┘ │ │ │ └──┘ └──┘ └──┘ │ │
↑ │ │ │ ┌──┐ ┌──┐ ↑ │ │
│ ┌─→│>clk │ └→│4ns ├─→│3ns ├───┘ ┌─→│>clk │
│ │ └───┘ └┬─┘ └──┘ │ └───┘
│ │ DFF1 │ │ DFF2
└─┼───────────┘ │
├─────────────────────────┘
│
clk
7。 鎖存器比暫存器省面積,那為什麼在IC設計中通常使用暫存器?
8。 time-based,event-based和cycle-based模擬器分別指什麼?舉幾個例子
9。 當在電路中使用clock gate的時候需要注意什麼?
10 下面哪種寫法會產生latch?為什麼?
a) always@ (b or d
begin
case(d) //synopsys full_case
2b00: a = b>>1;
2b11: c = b>>1;
endcase
end
b) always@ (b or d)
begin
a = b;
c = b;
case(d)
2b00: a = b>>1;
2b11: c = b>>1;
endcase
end
c) always@ (b or d)
case(d)
2b00: a = b>>1;
2b11: c = b>>1;
default:
begin
a = b;
c = b;
end
endcase
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阿里巴巴一個筆試題
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