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威盛筆試(Asic)

2003 Asic部分

威盛筆試(Asic)

1.一個四級的Mux,其中第二級訊號為關鍵訊號,如何改善timing?

2.一個狀態機的題目用Verilog實現。

3.Asic中的design flow的實現。

4.用邏輯閘畫出D觸發器。

5.給出某個一般時序電路的圖,有Tsetup,Tdelay,Tck

標籤:威盛 ASIC 筆試